מהנדס/ת וריפיקציה FPGA
Posted 24 days ago · 0 applicants
Saving, applying or scoring takes a few seconds to set up your free account.
The role in plain words
This role involves joining a small development team to set up and run verification environments for programmable components or modules using Random Based Verification. You will use System Verilog UVM methodologies, write scripts in TCL and Python, and participate in lab testing and verification. The position also includes supporting existing verification environments and working with internal and external stakeholders.
- B.Sc. in Electrical and Electronics Engineering
- Knowledge in signal processing and control
- At least 3 years of experience in verification
- Experience writing verification environments based on Reuse and UVM principles
- Integration of verification environments
- Familiarity with Assertion Based Verification
- Familiarity with VIPs and implementation in verification environments
- Familiarity with communication protocols such as AXI, SPI, I2C, ETH, PCIe
- Experience in design development processes in VHDL / Verilog
Extracted from the job description · kept up to date automatically
Who this suits
This role suits an electrical and electronics engineer with at least three years of experience in FPGA verification, specifically with UVM principles and functional coverage. Candidates with knowledge of signal processing and control are required. Those familiar with Assertion Based Verification, VIPs, communication protocols, and VHDL/Verilog design processes will have an advantage.
Full job description
Original listing · kept for referenceקצת על התפקיד למפעל הנדסה ומערכות בחטיבת מערכות טילים וחלל דרוש/ה מהנדס/ת וריפיקצית FPGA התפקיד כולל:
• השתלבות בצוות פיתוח קטן ואיכותי, כחלק מפרויקט מולטי-דיסציפלינרי.
• הקמה והרצה של סביבות ווריפיקציה עבור רכיבים מתכנתים או מודוּלים בתוכם - Random Based Verification
• שימוש במתודולוגיות System Verilog UVM משלב ההגדרה- Test Plan, דרך כתיבת Random Constraint ועד רמת Functional Coverage.
• תמיכה בסביבות ווריפיקציה קיימות (Legacy), בשפות Verilog / VHDL /System Verilog
• כתיבת סקריפטים ב-TCL ו- ב- PYTHON .
• השתתפות בבדיקה ואימות התכן במעבדה, כתיבת מסמכי בדיקות.
• עבודה עם גורמים פנים וחוץ ארגוניים, כתיבת מפרט טכני, תמיכה בשילובים. מה אנחנו מחפשים
• תואר ראשון בהנדסת חשמל ואלקטרוניקה- חובה
• ידע בעיבוד אות ובקרה-חובה.
• 3 שנות ניסיון לפחות בווריפיקציה-חובה.
• ניסיון בכתיבת סביבות ווריקפציה ע"פ עקרונות Reuse, UVM-חובה.
• ביצוע אינטגרציה של סביבות ווריפיקציה-חובה.
• מימוש ודיווח Functional Coverage-חובה.
• עבודה עם/ UVM scoreboard UVM Register Model-חובה. דרישות נוספות (יתרון):
• הכרות עם Assertion Based Verification .
• הכרות טובה עם VIP's והטמעה בסביבת הווריקפציה.
• הכרות עם פרוטוקולי תקשורת דוגמת AXI, SPI, I2C, ETH, PCIe
• ניסיון בתהליכי פיתוח תכן בשפות VHDL / Verilog
אולי יעניין אותך לדעת תחום תכן לוגי ועיבוד אות FPGA מורכב ממהנדסים בעלי ידע ונסיון טכנולוגי עשיר. היישומים שאנו מפתחים משמשים במגוון מערכות ביבשה, באויר, בים ובחלל
Questions about this role
- This listing did not state a salary. We only show pay when the employer publishes it.
- B.Sc. in Electrical and Electronics Engineering, Knowledge in signal processing and control, At least 3 years of experience in verification, Experience writing verification environments based on Reuse and UVM principles, Integration of verification environments