מהנדס/ת וריפיקציה FPGA
פורסם לפני 24 ימים · 0 מועמדים
התפקיד במילים פשוטות
התפקיד כולל השתלבות בצוות פיתוח קטן ואיכותי בפרויקט מולטי-דיסציפלינרי. המהנדס/ת יהיה/תהיה אחראי/ת על הקמה והרצה של סביבות וריפיקציה לרכיבים מתכנתים, שימוש במתודולוגיות System Verilog UVM ותמיכה בסביבות וריפיקציה קיימות. בנוסף, התפקיד כולל כתיבת סקריפטים ב-TCL וב-PYTHON, השתתפות בבדיקה ואימות תכן במעבדה, וכתיבת מסמכים טכניים.
- B.Sc. in Electrical and Electronics Engineering
- Knowledge in signal processing and control
- At least 3 years of experience in verification
- Experience writing verification environments based on Reuse and UVM principles
- Integration of verification environments
- Familiarity with Assertion Based Verification
- Familiarity with VIPs and implementation in verification environments
- Familiarity with communication protocols such as AXI, SPI, I2C, ETH, PCIe
- Experience in design development processes in VHDL / Verilog
חולץ מתיאור המשרה · מתעדכן אוטומטית
למי זה מתאים
התפקיד מתאים למהנדס/ת חשמל ואלקטרוניקה עם לפחות 3 שנות ניסיון בווריפיקציה, בעל/ת ידע בעיבוד אות ובקרה, וניסיון בכתיבת סביבות וריפיקציה על פי עקרונות Reuse ו-UVM. פחות מתאים למועמדים ללא ניסיון קודם בווריפיקציה או ללא תואר רלוונטי.
תיאור המשרה המלא
המשרה המקורית · נשמר לעיוןקצת על התפקיד למפעל הנדסה ומערכות בחטיבת מערכות טילים וחלל דרוש/ה מהנדס/ת וריפיקצית FPGA התפקיד כולל:
• השתלבות בצוות פיתוח קטן ואיכותי, כחלק מפרויקט מולטי-דיסציפלינרי.
• הקמה והרצה של סביבות ווריפיקציה עבור רכיבים מתכנתים או מודוּלים בתוכם - Random Based Verification
• שימוש במתודולוגיות System Verilog UVM משלב ההגדרה- Test Plan, דרך כתיבת Random Constraint ועד רמת Functional Coverage.
• תמיכה בסביבות ווריפיקציה קיימות (Legacy), בשפות Verilog / VHDL /System Verilog
• כתיבת סקריפטים ב-TCL ו- ב- PYTHON .
• השתתפות בבדיקה ואימות התכן במעבדה, כתיבת מסמכי בדיקות.
• עבודה עם גורמים פנים וחוץ ארגוניים, כתיבת מפרט טכני, תמיכה בשילובים. מה אנחנו מחפשים
• תואר ראשון בהנדסת חשמל ואלקטרוניקה- חובה
• ידע בעיבוד אות ובקרה-חובה.
• 3 שנות ניסיון לפחות בווריפיקציה-חובה.
• ניסיון בכתיבת סביבות ווריקפציה ע"פ עקרונות Reuse, UVM-חובה.
• ביצוע אינטגרציה של סביבות ווריפיקציה-חובה.
• מימוש ודיווח Functional Coverage-חובה.
• עבודה עם/ UVM scoreboard UVM Register Model-חובה. דרישות נוספות (יתרון):
• הכרות עם Assertion Based Verification .
• הכרות טובה עם VIP's והטמעה בסביבת הווריקפציה.
• הכרות עם פרוטוקולי תקשורת דוגמת AXI, SPI, I2C, ETH, PCIe
• ניסיון בתהליכי פיתוח תכן בשפות VHDL / Verilog
אולי יעניין אותך לדעת תחום תכן לוגי ועיבוד אות FPGA מורכב ממהנדסים בעלי ידע ונסיון טכנולוגי עשיר. היישומים שאנו מפתחים משמשים במגוון מערכות ביבשה, באויר, בים ובחלל
שאלות על המשרה
- המשרה לא ציינה שכר. אנחנו מציגים שכר רק כשהמעסיק מפרסם אותו.
- B.Sc. in Electrical and Electronics Engineering, Knowledge in signal processing and control, At least 3 years of experience in verification, Experience writing verification environments based on Reuse and UVM principles, Integration of verification environments