Logic Design Engineer
פורסם 28 ביוני · 36 מועמדים
התפקיד במילים פשוטות
כמהנדס/ת תכנון לוגי, תצטרף/י לצוות הפיתוח של Cisco Silicon One ותהיה/י מעורב/ת בתכנון שבבים מקצה לקצה. תכתוב/תכתבי ותסקור/תסקרי מפרטי מיקרו-ארכיטקטורה, תטמיע/תטמיעי RTL ותשתף/תשתפי פעולה עם צוותי אימות ותכנון פיזי. תתמוך/תתמכי באבולוציה של מתודולוגיות תכנון ותבצע/תבצעי ניפוי באגים ואימות לאחר ייצור.
- B.Sc./M.Sc. in Electrical Engineering from a top university
- 6+ years of experience in a relevant field
- RTL design experience
- Familiarity with UVM and functional verification methodologies
- Experience with MATLAB simulations and bit-exact modeling environments
- Familiarity with mixed-signal systems and environments
- Knowledge and hands-on experience with Clock Domain Crossing (CDC)
חולץ מתיאור המשרה · מתעדכן אוטומטית
למי זה מתאים
התפקיד מתאים למהנדסים/ות בעלי/ות תואר ראשון/שני בהנדסת חשמל וניסיון של 6+ שנים בתכנון RTL. נדרשת היכרות עם UVM ומתודולוגיות אימות פונקציונליות. ניסיון עם סימולציות MATLAB ומערכות מידול, היכרות עם מערכות אנלוגיות-דיגיטליות משולבות וידע ב-Clock Domain Crossing (CDC) יתרון.
תיאור המשרה המלא
המשרה המקורית · נשמר לעיוןJob Description
Meet the Team
Join the Cisco Silicon One Front-End Design team, at the core of Cisco’s silicon development. Our engineers cover the full spectrum of chip design: definition, architecture, micro-architecture, RTL design, verification, signoff, and validation.
We leverage cutting-edge silicon technologies and methodologies to develop the largest-scale and most advanced devices, pushing the boundaries of what’s possible.
Cisco Silicon One™ is transforming the industry with a unified, programmable architecture powering Cisco’s future routing portfolio and shaping the Internet for decades to come.
Your Impact
• Write and review micro-architecture specifications
• Implement RTL (Verilog/SystemVerilog) to meet timing, performance, and power requirements
• Contribute to full chip integration, timing methodology, and analysis
• Collaborate with verification engineers to resolve bugs and achieve coverage closure
• Work with the physical design team to close timing and PnR issues
• Support design methodology evolution and best practices
• Perform debug, root-cause analysis, and post-silicon validation in the lab
Minimum Qualifications
• B.Sc./M.Sc. in Electrical Engineering from a top university
• 6+ years of experience in a relevant field
• RTL design experience
• Familiarity with UVM and functional verification methodologies
Preferred Qualifications
• Experience with MATLAB simulations and bit-exact modeling environments
• Familiarity with mixed-signal systems and environments
• Knowledge and hands-on experience with Clock Domain Crossing (CDC)
Why Cisco?
At Cisco, we’re revolutionizing how data and infrastructure connect and protect organizations in the AI era – and beyond. We’ve been innovating fearlessly for 40 years to create solutions that power how humans and technology work together across the physical and digital worlds. These solutions provide customers with unparalleled security, visibility, and insights across the entire digital footprint.
Fueled by the depth and breadth of our technology, we experiment and create meaningful solutions. Add to that our worldwide network of doers and experts, and you’ll see that the opportunities to grow and build are limitless. We work as a team, collaborating with empathy to make really big things happen on a global scale. Because our solutions are everywhere, our impact is everywhere.
We are Cisco, and our power starts with you.
שאלות על המשרה
- המשרה לא ציינה שכר. אנחנו מציגים שכר רק כשהמעסיק מפרסם אותו.
- B.Sc./M.Sc. in Electrical Engineering from a top university, 6+ years of experience in a relevant field, RTL design experience, Familiarity with UVM and functional verification methodologies