Senior Design Verification Engineer
פורסם לפני 9 ימים · 0 מועמדים
התפקיד במילים פשוטות
התפקיד כולל ביצוע אימות תכנון (Verification) לחומרת FPGA ו-ASIC מרמת הבלוק ועד רמת השבב המלא (Full-chip). העבודה היום-יומית דורשת כתיבת תוכניות בדיקה (Test Plans), כיסוי (Coverage), דיבאגינג של RTL, וכתיבת סקריפטים ב-Python, TCL או Bash בסביבת Linux תוך שיתוף פעולה עם צוותי FPGA, מערכת ואלגוריתמים.
- 5+ years of hands-on Verification experience
- Strong expertise in SystemVerilog & UVM
- Experience with FPGA / ASIC Verification
- Block-level to Full-chip Verification
- Test Plan, Coverage & RTL Debugging
חולץ מתיאור המשרה · מתעדכן אוטומטית
למי זה מתאים
התפקיד מתאים למהנדסי וריפיקציה מנוסים עם לפחות 5 שנות ניסיון מעשי ושליטה חזקה ב-SystemVerilog וב-UVM. התפקיד אינו מתאים למי שחסר ניסיון בפיתוח סביבות וריפיקציה ב-UVM או למי שמחפש משרת כניסה ללא ניסיון קודם.
תיאור המשרה המלא
המשרה המקורית · נשמר לעיון🚀 Senior Verification Engineer – We’re Hiring!
Looking for an experienced Verification Engineer to join a highly skilled and dynamic engineering team.
🔹 5+ years of hands-on Verification experience
🔹 Strong expertise in SystemVerilog & UVM
🔹 Experience with FPGA / ASIC Verification
🔹 Block-level to Full-chip Verification
🔹 Test Plan, Coverage & RTL Debugging
🔹 Experience working closely with FPGA, System & Algorithm teams
🔹 Python / TCL / Bash scripting and Linux experience
If you’re passionate about digital verification and enjoy working on complex, cutting-edge technologies — let’s talk!
📩 Feel free to reach out or tag someone who might be a great fit. Keren@korentec.co.il
שאלות על המשרה
- המשרה לא ציינה שכר. אנחנו מציגים שכר רק כשהמעסיק מפרסם אותו.
- 5+ years of hands-on Verification experience, Strong expertise in SystemVerilog & UVM, Experience with FPGA / ASIC Verification, Block-level to Full-chip Verification, Test Plan, Coverage & RTL Debugging