Design Verification Engineer
פורסם אתמול · 0 מועמדים
- 5+ years of experience in Verification from Test Plan definition to Coverage
- Relevant education (degree in Electrical Engineering/Computer Engineering or related)
- Hands-on experience with UVM methodology and SystemVerilog
- Experience developing verification environments for FPGA / ASIC at Block and Full-Chip level
- Experience with RTL Debugging from Block to System Level
- Questa Simulator
חולץ מתיאור המשרה · מתעדכן אוטומטית
תיאור המשרה המלא
המשרה המקורית · נשמר לעיוןמיקום: חולון| ארגון מוביל
במסגרת התפקיד:
זו הזדמנות לקחת חלק בפרויקטים טכנולוגיים מתקדמים ומגוונים בתחומי FPGA Verification, עיבוד אות, Controllers ועוד.
פיתוח סביבות במתודולוגית UVM עבור וריפיקציית FPGA במגוון פרויקטים, עיבוד אות, Controllers ועוד
המשרה כוללת הגדרה, ארכיטקטורה ופיתוח סביבות אימות מרמת Block level עד Full-chip
עבודה בצמוד לצוותי פיתוח FPGA , מהנדסי מערכת ואלגוריתמיים
דרישות התפקיד:
• ניסיון של 5+ שנים בתחום ה-Verification, משלב הגדרת Test Plan ועד Coverage
• השכלה רלוונטית
• ניסיון מעשי במתודולוגיית UVM ובSystemVerilog -
• ניסיון בפיתוח סביבות Verification עבור FPGA / ASIC ברמות Block וFull-Chip
• ניסיון ב-RTL Debugging מרמת Block ועד System Level
• עבודה עם כלי סימולציה, יתרון לQuesta Simulator-
• ניסיון בכתיבת סקריפטים ב-Python, TCL, Bash/Csh
• עבודה בסביבת Linux
• ניסיון בעבודה מול צוותי FPGA, ארכיטקטורה, מערכת ואלגוריתמים
• יכולות אנליטיות ופתרון בעיות ברמה גבוהה
• יכולת עבודה עצמאית ובצוות בסביבה מולטי-דיסציפלינרית
• אנגלית טכנית ברמה טובה מאוד
שאלות על המשרה
- המשרה לא ציינה שכר. אנחנו מציגים שכר רק כשהמעסיק מפרסם אותו.
- 5+ years of experience in Verification from Test Plan definition to Coverage, Relevant education (degree in Electrical Engineering/Computer Engineering or related), Hands-on experience with UVM methodology and SystemVerilog, Experience developing verification environments for FPGA / ASIC at Block and Full-Chip level, Experience with RTL Debugging from Block to System Level