Senior Design Verification Engineer
פורסם אתמול · 0 מועמדים
התפקיד במילים פשוטות
התפקיד כולל פיתוח והרצה של תוכניות אימות (verification) עבור תכנונים דיגיטליים, ובניית סביבות בדיקה (testbenches) באמצעות SystemVerilog ומתודולוגיית UVM. העבודה היומיומית כוללת ביצוע אימות פונקציונלי, סימולציות ואימות פורמלי, לצד שיתוף פעולה עם צוותי חומרה, תוכנה וקושחה לפתרון בעיות בתכנון.
- 7+ years of experience as a verification engineer
- Proficient in SystemVerilog
- Proficient in UVM methodology
- Strong debugging and problem-solving skills
חולץ מתיאור המשרה · מתעדכן אוטומטית
למי זה מתאים
המשרה מתאימה למהנדסי וריפיקציה מנוסים עם מעל 7 שנות ניסיון ושליטה חובה ב-SystemVerilog ו-UVM. התפקיד אינו מתאים למהנדסים מתחילים או לחסרי ניסיון במתודולוגיות אלו.
תיאור המשרה המלא
המשרה המקורית · נשמר לעיוןResponsibilities:
• Develop and execute verification plans for digital designs.
• Create and implement testbenches using SystemVerilog and UVM methodology.
• Perform functional verification, simulation, and formal verification to identify and resolve design issues.
• Collaborate with hardware, software, and firmware teams for comprehensive verification coverage.
Requirements:
• 7+ years of experience as a verification engineer.
• Proficient in SystemVerilog and UVM methodology – MUST.
• Strong debugging and problem-solving skills.
Location: Jerusalem or Petah Tikva.
Job number: 1870.
שאלות על המשרה
- המשרה לא ציינה שכר. אנחנו מציגים שכר רק כשהמעסיק מפרסם אותו.
- 7+ years of experience as a verification engineer, Proficient in SystemVerilog, Proficient in UVM methodology, Strong debugging and problem-solving skills